Postsimulation 과 SDF

>>> SDF (Standard Delay Format) 파일은 일반적으로 ASIC 설계 및 검증 과정에서 타이밍 정보를 제공하기 위해 사용됩니다. 이 파일은 주로 두 단계에서 생성됩니다:

1. **타이밍 분석 후**: ASIC 설계 과정에서, 논리 설계 후의 타이밍 분석 단계에서 SDF 파일이 생성될 수 있습니다. 이때의 SDF는 논리 설계의 타이밍 정보를 포함하며, 주로 RTL (Register-Transfer Level) 설계 단계나 게이트 수준의 타이밍 검증에 사용됩니다.

2. **물리적 설계 후**: 보다 정확한 타이밍 정보를 위해, 물리적 설계 단계(레이아웃 및 배치와 배선)가 완료된 후에도 SDF 파일이 생성됩니다. 이 단계에서의 SDF 파일은 실제 칩 제조 과정에서 고려해야 할 각종 물리적 요소들(예: 와이어 길이, 층간의 접촉 저항 등)에 기반한 더욱 정밀한 타이밍 정보를 제공합니다.

이러한 SDF 파일은 포스트 시뮬레이션(Post-Simulation) 과정에서 중요한 역할을 합니다. 포스트 시뮬레이션은 실제 칩의 제조 공정과 환경을 고려하여 설계된 회로의 동작을 모의 실험하는 과정입니다. 여기서 SDF 파일은 넷리스트(netlist)와 함께 사용되어, 실제 제조 공정에서 예상되는 타이밍 지연과 다른 타이밍 관련 문제들을 정확히 모델링하고 검증하는 데 도움을 줍니다.

 

>>> STA

ASIC 설계 및 검증 과정에서 SDF (Standard Delay Format) 파일을 생성하는 데 사용되는 도구는 두 단계에서 각기 다릅니다. 이 두 단계는 각각 논리 설계 단계와 물리적 설계 단계에 해당합니다.

### 1. 논리 설계 단계에서의 SDF 생성
- **단계 설명**: 이 단계에서는 RTL (Register-Transfer Level) 설계가 주로 이루어지며, 게이트 수준의 타이밍 분석이 진행됩니다.
- **사용되는 도구**:
  - **Synthesis Tools**: Synopsys의 Design Compiler, Cadence의 Genus 등과 같은 합성 도구는 RTL 코드를 게이트 수준의 넷리스트로 변환하고, 초기 타이밍 분석을 수행합니다.
  - **Static Timing Analysis (STA) Tools**: STA 도구, 예를 들어 Synopsys의 PrimeTime, Cadence의 Tempus 등은 넷리스트와 기술 라이브러리를 사용하여 타이밍 분석을 수행하고, 초기 SDF 파일을 생성합니다.

### 2. 물리적 설계 단계에서의 SDF 생성
- **단계 설명**: 물리적 설계 단계에서는 칩의 레이아웃, 배치 및 배선이 이루어집니다. 이 과정에서 생성되는 SDF 파일은 더 상세하고 정확한 타이밍 정보를 제공합니다.
- **사용되는 도구**:
  - **Place and Route Tools**: Cadence의 Innovus, Synopsys의 IC Compiler 등과 같은 배치 및 배선 도구는 실제 칩 레이아웃에 기반한 타이밍 정보를 제공합니다.
  - **Post-Layout STA Tools**: 레이아웃 데이터를 기반으로 한 STA 도구는 물리적 설계 데이터를 반영하여 더 정밀한 SDF 파일을 생성합니다. 이 파일은 포스트 레이아웃 시뮬레이션에 사용됩니다.

각 단계에서 생성된 SDF 파일은 설계의 다른 단계에 비해 상세함과 정확성이 증가합니다. 논리 설계 단계에서의 SDF는 초기 타이밍 정보를 제공하는 반면, 물리적 설계 단계에서의 SDF는 실제 칩 제조 과정에서의 타이밍을 더 정확하게 반영합니다.

 

>>>  Post-Layout Static Timing Analysis (STA) 단계에서도 PrimeTime (Synopsys에서 개발)과 Tempus (Cadence에서 개발)와 같은 도구들이 사용됩니다. 이 단계에서의 주요 차이점은 STA 도구들이 물리적 레이아웃 데이터를 기반으로 한 타이밍 분석을 수행한다는 것입니다.

Post-Layout STA 단계에서의 작업은 다음과 같습니다:

1. **물리적 레이아웃 정보의 통합**: 배치 및 배선이 완료된 후의 레이아웃 데이터가 STA 도구에 통합됩니다. 이 데이터에는 와이어 길이, 층간 저항, 캐패시턴스 등의 물리적 특성이 포함됩니다.

2. **보다 정밀한 타이밍 분석**: PrimeTime, Tempus와 같은 도구들은 이제 물리적 레이아웃 정보를 반영하여 보다 정밀한 타이밍 분석을 수행합니다. 이 과정은 실제 칩 제조 과정에서 예상되는 타이밍 지연과 다른 타이밍 관련 문제들을 정확히 모델링하고 검증하는 데 중요합니다.

3. **SDF 파일 생성**: 이러한 정밀한 타이밍 분석의 결과는 SDF 파일 형태로 출력됩니다. 이 SDF 파일은 시뮬레이션 과정에서 실제 제조 공정의 조건을 반영한 타이밍 정보를 제공하며, 설계의 타이밍 정확성을 검증하는 데 사용됩니다.

따라서, PrimeTime과 Tempus와 같은 STA 도구들은 ASIC 설계 과정의 여러 단계에서 중요한 역할을 하며, 각 단계에서의 타이밍 요구사항에 따라 다양한 방식으로 활용됩니다.

 

 

>>> GDS(Graphic Data System) 파일은 레이아웃의 최종 결과물로, 칩의 물리적 구조를 나타내는 데 사용됩니다. 그러나 GDS 파일 자체를 직접적으로 시뮬레이션에 사용하는 것은 일반적인 관행이 아닙니다. 대신, GDS 파일에서 추출된 또는 이와 관련된 데이터를 사용하여 간접적으로 시뮬레이션 및 검증 과정이 진행됩니다.

1. **Post-Simulation**: 일반적으로 포스트 시뮬레이션(Post-Simulation)은 물리적 설계 데이터(예: SDF 파일)와 논리적 설계 데이터(예: 넷리스트)를 기반으로 수행됩니다. GDS 파일에서 직접적으로 시뮬레이션을 실행하는 것은 일반적이지 않습니다.

2. **Static Timing Analysis (STA)**: STA 과정에서 사용되는 SDF 파일은 물리적 레이아웃 정보(예: 배치 및 배선 결과)를 기반으로 생성됩니다. 이 정보는 GDS 파일에 포함된 데이터를 반영하지만, STA는 GDS 파일 자체를 사용하지 않고, 레이아웃 과정에서 생성된 타이밍 데이터를 사용합니다.

3. **GDS 기반 검증**: GDS 파일은 주로 제조 공정을 위한 데이터로 사용됩니다. 제조 전 검증 과정에서 GDS 데이터를 기반으로 한 검증이 수행되기는 하지만, 이는 주로 물리적 검증(DRC, LVS 등)에 초점을 맞추며, 전기적 성능이나 기능적 검증에는 직접적으로 사용되지 않습니다.

결론적으로, GDS 파일은 시뮬레이션에 직접적으로 사용되지는 않지만, 시뮬레이션 및 STA에서 사용되는 데이터의 생성에 간접적으로 영향을 미칩니다. GDS 파일은 주로 제조 공정 및 물리적 레이아웃 검증에 중요한 역할을 합니다.